Biblioteki napisane w SystemVerilog

cheshire

Minimalny 64-bitowy SoC RISC-V obsługujący Linuksa, zbudowany wokół CVA6 (przez platformę pulpy).
  • 44
  • GNU General Public License v3.0

C128_MiSTer

  • 35

wd65c02

Dokładna implementacja FPGA różnych wariantów procesora 6502.
  • 23
  • GNU General Public License v3.0 only

verilog-ext

Rozszerzenia Verilog dla Emacsa.
  • 23
  • GNU General Public License v3.0 only

DDR4_controller

  • 22
  • Apache License 2.0

mil1553-spi

MIL-STD-1553 <->mostek SPI.
  • 21
  • MIT

cortex-m0-soft-microcontroller

Implementacja miękkiego mikrokontrolera ARM Cortex-M0.
  • 18
  • MIT

Tiny_But_Mighty_I2C_Master_Verilog

Moduł I2C Master Verilog.
  • 16
  • GNU General Public License v3.0 only

FPGA-Video-Processing

Przetwarzanie wideo w czasie rzeczywistym z filtrami Gaussian + Sobel ukierunkowanymi na Artix-7 FPGA.
  • 15

dnn-engine

AXI-Stream Universal DNN Engine z nowatorskim przepływem danych umożliwiającym 70,7 Gops/mm2 na TSMC 65nm GP dla 8-bitowego VGG16.
  • 15

SVA-AXI4-FVIP

Właściwości YosysHQ SVA AXI.
  • 14
  • ISC

libsv

Otwarta, sparametryzowana cyfrowa biblioteka IP sprzętu SystemVerilog.
  • 13
  • MIT

ndk-app-minimal

Minimalna aplikacja oparta na Network Development Kit (NDK) dla kart FPGA.
  • 13
  • BSD 3-clause "New" or "Revised"

clic

Szybki kontroler przerwań RISC-V (przez platformę pulpy).
  • 11
  • Apache License 2.0

rggen-sv-rtl

Wspólne moduły SystemVerilog RTL dla RgGen.
  • 9
  • MIT

mips_cpu

Pojedynczy cykl 32-bitowy MIPS.
  • 9

hardcloud

FPGA jako urządzenie odciążające OpenMP
  • 9
  • Apache License 2.0

risc-v-single-cycle

Jednocyklowy 32-bitowy procesor Risc-V.
  • 8

rp32

Procesor RISC-V z CPI=1 (każda pojedyncza instrukcja wykonywana w jednym cyklu zegara).
  • 6
  • Apache License 2.0

simple10GbaseR

FPGA o niskim opóźnieniu 10GBASE-R PCS.
  • 4
  • MIT

Arithmetic-Circuits

To repozytorium zawiera różne moduły, które wykonują operacje arytmetyczne. (przez GabbedT).
  • 2
  • MIT

v_fplib

Biblioteka Verilog FPU.
  • 1
  • GNU General Public License v3.0

picoMIPS

Procesor picoMIPS wykonujący transformację afiniczną.
  • 1
  • MIT

RV32-Apogeo

RISC-V 32-bitowy, 7-stopniowy, niesprawny, pojedynczy procesor spekulatywny. Rdzeń implementuje rozszerzenia B, C i M. Dostępne są pamięci podręczne I i D.
  • 1
  • MIT

risc-v_pipelined_cpu

Procesor RISC-V z 5-etapowym potokiem, napisany w SystemVerilog.
  • 0

FPGAprojects

Kody Verilog dla projektów FPGA, które zrobiłem w 2019 roku, w tym 5-stopniowy potokowy procesor MIPS.
  • 0

TCB

Ściśle połączona magistrala, niska złożoność, wysokowydajna magistrala systemowa.
  • 0
  • Apache License 2.0

basys3_fpga_sandbox

Nauka podstaw Systemverilog, testbench i nie tylko.
  • 0

osdr-q10

Pliki projektu kotwicy Orion, oprogramowanie układowe i kod FPGA.
  • 0